Operation
GDB
24
24
TCSR
Control/Status
Register
9
2
24
TLR
Load
Register
24
24
TCR
Count
Register
24
24
24
TCPR
Compare
Register
24
Timer Control
Logic
Counter
=
TIO
CLK/2 Prescaler CLK
Timer interrupt/DMA request
Figure 9-2. Timer Module Block Diagram
9.2 Operation
This section discusses the following timer basics:
Reset
Initialization
Exceptions
9.2.1 Timer After Reset
A hardware RESET signal or software reset instruction clears the Timer Control and Status
Register for each timer, thus configuring each timer as a GPIO. A timer is active only if the timer
enable bit 0 (TCSR[TE]) in the specific timer TCSR is set.
9.2.2 Timer Initialization
To initialize a timer, do the following:
1.
2.
Ensure that the timer is not active either by sending a reset or clearing the TCSR[TE]
bit.
Configure the control register (TCSR) to set the timer operating mode. Set the interrupt
enable bits as needed for the application.
DSP56311 User’s Manual, Rev. 2
Freescale Semiconductor
9-3
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